Семен Сатановский умываем руки ? :-)

Семен Сатановский

Семен Сатановский писал(-а):
Препираться лениво, на свои вопросы ищите ответы сами.

умываем руки ? :) я уже для себя на все ответил.
Семен Сатановский писал(-а):
В меру моего понимания, клокер поддерживает нужные частоты и делители.

пока правильно. НО! Это является необходимым, но никак не достаточным условием для работоспособности матери на какой-то частоте. Опять же взять пример VIA KT266-KT600 с одинаковым клокером, но реально разными возможностями по частотам...

Семен Сатановский писал(-а):
Затык, в меру моего понимания, может быть в неспособности Северного
моста работать вообще, или работать без глюков при FSB=133.

софистикой попахивает.
Конкретная ситуация - у нас есть VIA691. Она рассчитана на 66/100Mhz FSB. Т.е. она умеет работать в режимах FSB:AGP:PCI=100:66:33 и 66:66:33, т.е. 3:2:1 и 2:2:1. При разгоне эти отношения будут сохраняться. Другой вопрос будет ли чипсет вообще работать при FSB, скажем, 133. Может и заработает, а может и нет. Вот и BX можно погнать до 166 (с родных 133) или KT400 (без A) до 2x200 (с родных 2x166) по шине и они вполне себе работают. А Вы хотите поменять как раз отношение FSB:AGP:PCI, т.е. делитель. Как видите из приведенных выше примеров отсутствие делителя для какой-то частоты не обязательно мешает чипсету работать на оной. Проблема возникает в другом - если мы пытаемся загнать чипсет в режим, который он не поддерживает из-за того, что делитель для него не вшит в него. Т.е. попытка запустить KT400 с разгоном до 200(400)Mhz FSB и установки отношения 1/6 для FSB/PCI просто вызовет зависон. Или вот - есть такая мат. плата на KX133 как Abit KA7-100. Интересный факт - у нее в БИОСе есть частоты до 133-х Mhz включительно, хотя [url=Имеющий глаза да увидит, имеющий уши да услышит]чипсет вроде как держит максимум 100[/url]. Разгоняем... (с точными значениями могу соврать) 115... 120... 128... Все ОК. И тут должна произойти смена делителя. Бац! Все перестает работать. Возникает вопрос - почему?

Итак, я убедил?

Еще момент - почему я не люблю всяческие блок-схемы. Выше приводилось указание на БС из DS на VIA 691. Так смотрим внимательно на распиновку моста и видим очень интересный факт - на него тоже заводится GCLK (в качестве input'а - входа), т.е. тактирования для AGP. Вопрос - почему именно так? почему это не отражено на блок-схеме? Ответ на первый вопрос прост - надо же как-то синхронизировать работу моста и видеокарты, т.е. интерфейса AGP. Заодно на базе этого реализован так называемый псевдосинхронный режим работы, когда частота памяти на VIA меньше частоты FSB. Насчет второго - а кто ж его знает? Блок-схема, увы, как и аналогия не является точным отражением действительности.
на закуску:
[img][650:72]img206.imageshack.us/img206/3387/via691gclkvu8.png[/img]
прошу обратить внимание на фразу "The AGP clock must be synchronous / pseudosynchronous to the host CPU clock (selectable as shown in the table below)." Что и подтверждает мои слова касательно невозможности установки произвольного (с точки зрения чипсета) делителя.

Имеющий глаза да увидит, имеющий уши да услышит (с)
ЗЫ: любые разумные и обоснованные комментарии только приветствуются.

Прошу совета по PCpartner APB S3-C861
  • то есть та же технология (в смысле
  • програмный разгон пробовал ранее ничего не получилось,