Вася Привет!!! Глянь ,чего я нашел. iXBT: Цоколевка модуля SDRAM

Вася Привет!!!
Глянь ,чего я нашел.

iXBT: Цоколевка модуля SDRAM Registered DIMM
Цоколевка модуля SDRAM Registered DIMM
Цоколевка модулей 168pin, 72bit ECC SDRAM Registered DIMM (revision
1.2)
№Сигнал №Сигнал №Сигнал №Сигнал №Сигнал №Сигнал
1VSS 29DQMB1 57DQ18 85VSS 113DQMB5 141DQ50
2DQ0 30S0# 58DQ19 86DQ32 114S1# 142DQ51
3DQ1 31DU 59VDD 87DQ33 115RAS# 143VDD
4DQ2 32VSS 60DQ20 88DQ34 116VSS 144DQ52
5DQ3 33A0 61NC 89DQ35 117A1 145NC
6VDD 34A2 62VREF 90VDD 118A3 146VREF
7DQ4 35A4 63CKE1 91DQ36 119A5 147REGE
8DQ5 36A6 64VSS 92DQ37 120A7 148VSS
9DQ6 37A8 65DQ21 93DQ38 121A9 149DQ53
10DQ7 38A10(AP) 66DQ22 94DQ39 122BA0 150DQ54
11DQ8 39BA1 67DQ23 95DQ40 123A11 151DQ55
12VSS 40VDD 68VSS 96VSS 124VDD 152VSS
13DQ9 41VDD 69DQ24 97DQ41 125CK1 153DQ56
14DQ10 42CK0 70DQ25 98DQ42 126A12 154DQ57
15DQ11 43VSS 71DQ26 99DQ43 127VSS 155DQ58
16DQ12 44DU 72DQ27 100DQ44 128CKE0 156DQ59
17DQ13 45S2# 73VDD 101DQ45 129S3# 157VDD
18VDD 46DQMB2 74DQ28 102VDD 130DQMB6 158DQ60
19DQ14 47DQMB3 75DQ29 103DQ46 131DQMB7 159DQ61
20DQ15 48DU 76DQ30 104DQ47 132A13 160DQ62
21CB0 49VDD 77DQ31 105CB4 133VDD 161DQ63
22CB1 50NC 78VSS 106CB5 134NC 162VSS
23VSS 51NC 79CK2 107VSS 135NC 163CK3
24NC 52CB2 80NC 108NC 136CB6 164NC
25NC 53CB3 81WP 109NC 137CB7 165SA0
26VDD 54VSS 82SDA 110VDD 138VSS 166SA1
27WE# 55DQ16 83SCL 111CAS# 139DQ48 167SA2
28DQMB0 56DQ17 84VDD 112DQMB4 140DQ49 168VDD

Интерфейс цоколевки SDRAM Registered DIMM
СигналНазначение
CK[3:0]ClocK inputs - входные синхронизирующие тактовые импульсы,
фронт которых является опорным для всех синхросигналов на модуле
CKE[1:0]ClocK Enable - сигнал разрешения синхронизации (разрешение
подачи синхросигналов CK[3:0]) служит для разрешения или запрещения
активировать внутренние цепи синхронизации. Он является асинхронным
(деактивное, низкое состояние) в случае введения в одно из
состояний: PPWD (Precharge PoWer-Down), SEREf (SElf Refresh), APWD
(Active PoWer Down) или CLSp (CLock Suspend); и синхронным
(активное, высокое состояние) после выхода из асинхронного режима.
Входные буферы, поддерживающие сигнал CLK, отключаются в течение

режимов PDN и SEREf, обеспечивая переход в низкое энергопотребление
в режиме STBY (STand-BY). В процессе доступа на чтение или запись
данные сигналы должны пребывать в активном состоянии
S[3:0]#
(CS[3:0]#)chip Select - сигнал выбора микросхемы, разрешающий
(низкое состояние) и запрещающий (высокое состояние) декодирование
команд (включение/выключение командного декодера). Во время
деактивации декодера вновь поступающие команды игнорируются, однако
предыдущие операции продолжают выполняться. Все команды маскируются,
когда сигнал S[3:0]# активен (низкое состояние). Данный сигнал
обеспечивает выбор внешних банков в системе с несколькими
физическими строками, и является частью командного кода
A[13:0]Address inputs - линии адреса. A[12:0] действует в течение
команд Active (адрес строки - RA[12:0]) и Read/Write (адрес столбца
- CA[9:0], CA11(x4), CA[9:0](x8), CA[8:0](x16) совместно с A10) для
выбора точки выхода данных из массива памяти соответствующего банка.
A13 - дополнительный
A10/APAddress input/AutoPrecharge - входной адрес сигнала
автоподзаряда, определяющий режим подзаряда (высокое состояние) всех
банков и режим выбора банка или перезаряда одного банка (низкое
состояние). В течение выполнения цикла регенерации сигнал AP
действует совместно с сигналами выбора адреса банка BA[1:0] для
контролирования операции подзаряда
BA[1:0]Bank Address - адрес банка памяти, определяющий какую команду
активизировать: Active (активность), Read (чтение), Write (запись)
или Precharge (подзаряд), кроме чего выполняет роль коммутирующего
сигнала доступа к определенному банку
REGEREGister Enable - сигнал включения микросхемы Register,
переводящий в один из двух возможных режимов функционирования:
Buffered (входы асинхронно перенаправляются) и Registered (сигналы
перенаправляются к микросхемам SDRAM с момента начала фронта
тактового сигнала и становятся действительны по прошествию тактового
периода). Если сигнал REGE имеет высокий уровень - включен режим
Registered, если низкий - Buffered
CB[7:0]ECC data input/output - сигналы ввода/вывода кода коррекции
ошибки данных, ЕСС
DQ[63:0]Data Input/Output - линии ввода/вывода данных
DQM[7:0]
(DQMB)Data Mask - линии маскирования данных ввода/вывода. Общее
правило распределения нагрузки линий маскирования подобно схеме
коррекции ошибки: один сигнал маскирования на восемь линий данных.
Сигнал DQM действует как входной сигнал маскирования для разрешения
доступа на запись, и как сигнал разрешения выдачи для разрешения
доступа на чтение. Входные данные маскируются, когда DQM находится в
высоком состоянии в течение цикла записи. Выходные буферы находятся
в высокоимпедансном (Hi-Z), третьем состоянии (двухтактная
задержка), когда сам сигнал активен, выполняя цикл чтения. В общем
случае для микросхем памяти x4 и x8, сигна DQM соответствует DQMH и
маскирует все линии данных микросхемы, а DQML соответственно не
используется. Для микросхем памяти организации x16 (в модулях
Registered DIMM такие не используются) DQML соответствует первой
половине линий данных (менее важной, Low) микросхемы - DQ[7:0], а
DQMH соответствует второй (более важной, High) - DQ[15:8]. Линии
DQML/DQMH находятся в одинаковом состоянии, кода обе отвечают
базовому DQM. Конкретно, в случае модулей Registered DIMM, где
используются исключительно микросхемы организации x4 и x8, сигналы
DQML не используются, поэтому в качестве общего маскирующего сигнала
выступает единственная базовая группа (Base) - DQMB[7:0]
RAS#Row Adress Strobe - строб выбора строки, действующий по
положительному перепаду синхросигнала и подтверждающий прием первой
половины (адрес строки) адреса ячейки.
CAS#Column Adress Strobe - строб выбора столбца, действующий по
положительному перепаду синхросигнала и подтверждающий прием второй
половины (адрес столбца) адреса ячейки.
WE#Write Enable - сигнал разрешения на запись, действующий по
положительному перепаду синхросигнала и определяющий выполняемую
операцию чтения/записи данных
VDDPower Supply - линия питания входных буферов и интерфейсных цепей
VSSGND - линия заземления
SCLSerial presence detect CLock inputs - линия подачи синхросигнала
для микросхемы SPD. Данная линия должна иметь внешний резистор для
подтягивания уровня сигнала до VDD
SDASerial presence detect DAta input/output - двунаправленная линия
входа/выхода данных SPD, использующаяся для передачи данных в/из
микросхемы SPD EEPROM. Данная линия должна иметь внешний резистор
для подтягивания уровня сигнала до VDD
SA[3:0]Serial presence detect Address inputs - сигналы адреса входов
микросхемы SPD для конфигурирования адресного пространства EEPROM
SPD
WPWrite Protect for SPD - сигнал запрещения записи в микросхему SPD
VREFVoltage reference - линия опорного напряжения, соответствующая
по уровню используемому питающему протоколу
Примечание: NC (Not Connect) - не соединен, NU (Not Used) - не
используется. Индекс # после сигнала указывает на инверсный активный
уровень сигнала (низкое активное или высокое неактивное состояния)

[ Вернуться к статье ]

Максим Лень (carcass@silur.com)
Опубликовано — 28 марта 2001 г.
Последнее обновление — 18 апреля 2002 г.

Может пригодится.
Михаил.