Вас в вашем конкретном случае что-то смущает lol?

Да, меня несколько смущает то, что противотанковые заграждения выполнены из двух палок, в то время как для устойчивости в 3х мерном пространстве (впрочем как и по проекту) необходимо как минимум 3 палки.

ШИМ является ведомым устройством и проявлять самодеятельность не должен вне зависимости от состояния силовой части:D.

Как я понял из своих измерений и Ваших подсказок, шим вообще ничего не проявляет, в результате чего процессор не может опознать его активность. - и таким образом шим подлежит замене.

А есть ли BCLK?

Мне непонятно

как это:
3. VR SVID bus is active and idle

может быть раньше этого:
5. CPU initiates the SVID clock

шим передаёт данные процу на спаде SVID clock.
проц не может ничего передать шим пока не выполнится п.5.

говорилось раньше

как проц определит активность линии ? без клока то?
По уровню и таймауту, например:D.

Но SVID всегда высокй после включения более 5 ms.

T_A
VR_EN until VR Controller is ready accept SVID command
5 ms
PWM IC must complete all internal
analog and digital configuration and
reset protocols during T_A.

И что страшного случится при отсутствии BCLK в вашем случае lol?

Там на:
Figure 10. Typical Example Platform Startup Sequence Note Vboot=0V on each rail

Упоминается B-CLK активен. Идёт с хаба. А если его нет то как проц выполнит запрос к шим?

Забавный маразм с учетом того, что вы никак не можете показать запрос ведущего lol.

Так он и не сможет выполнить запрос, а только определить активность SDA.

есть ещё такая штука:
Alert# is only cleared after CPU sends the Read status

Но сейчас Alert# всегда высокий.
Он не "приседает", да и не сможет пока SVID clock (п. 5) не появится.

Или может это следует понимать так:
3. VR SVID bus is active and idle
- шим готов к обмену данными

когда Alert# стал высоким
5. CPU initiates the SVID clock.

А если клока нет то проц подох.

Отлично выполнит:). Задумайтесь, зачем нужен BCLK и что отличает модули, которые используют BCLK, от модулей, работающих с SVID:).

BCLK - Base clock а может он же и Bus clock.
Ну я просто думал что проц его делит или множит както.... Может какойто другой клок для SVID... но какой увы не знаю. может DPLL_REF_CLK?
Отличает их наверно то что модули SVID должны на этапе инита функционировать.

шим передаёт данные процу на спаде SVID clock.
Забавный бред:D

А как он ещё может их передавать. линия данных то одна. или деление по времени, или по нарастанию и спаду.
Ну или я не знаю тогда как.

И я не знаю где инжи Intel учат английский.

У меня вопрос то был: как проц узнает об активности SVID Data, если он ещё не подал SVID clock.
Судя по Figure 10, SVID clock должен быть подан перед пересылкой данных по SVID Data.
Возможно меня просто не правильно поняли, и подумали, что я говорю о какомто другом clock.

3. VR SVID bus is active and idle

но проц не может узнать об активности VR SVID пока не подаст SVID clock и запрос по SVID Data.
Получается что VR SVID это SVID Data + SVID clock + SVID Alert.

5. CPU initiates the SVID clock.
6. CPU sends out “SetVID_Slow” command to program the initial output voltage
7. VR acknowledges and ramps to the voltage in the SetVID_Slow command at
the slow slew rate

Alert# is only cleared after CPU sends the Read status

Но клока от проца нет, что говорит о неактивности SVID проца.
Поскольку других clock я на проц не нашёл, то значит у модуля SVID должен быть свой генератор clock.
Все питания необходимые для модуля SVID подаются, но клокак нет.
Вывод - процу конец.