AMD Phenom II X4 VID

Сам же себе отвечу - надо правильно переписывать маркировку процессора...
Для тех, кто первый раз ищет документацию:
- начинать оттуда: support.amd.com/en-us/search/tech-docs

- напряжения на процессоре искать по поколениям (Family 10h в моем случае) в "AMD Family xxh Desktop Processor Power and Thermal Data Sheet" (подставить свое поколение вместо хх)
- распиновку VIDов искать в "BIOS and Kernel Developer's Guide (BKDG) for AMD Family ххh" (подставить свое поколение вместо хх)

Не припоминаю в BKDG распиновки VID'ов.

Не распиновку - расшифровку. Оговорился. Думал об одном, писал о другом.
Знаю, у вас есть информация именно по распиновке АМ2+ - не подскажете VID`ы? Один я знаю - С1 есть VID3, а остальные? Аналогично АМ3, или есть различия?

AM2 (PVI):
VID0 - E1
VID1 - E2
VID2 - E3
VID3 - C1
VID4 - D1
VID5 - D2

AM2+/AM3/AM3+ (SVI):
PVIEN - E2 (нужен только для детектирования)
SVD - E3
SVC - C1

Угу, спасибо.
Но я окончательно запутался в трех соснах. Поправьте, если не сложно.

Из BKDG.
Пока не получен сигнал PWROK:
- VID1 на процессоре работает на вход, процессор ожидает от платы сигнал, в каком режиме она хочет работать ("через резистор на системной плате")
- остальные ВИДы работают в режиме пуш-пулл (процессор может выставить 0 или 1)

- мать выставляет на VID1 либо 0, либо 1
- в зависимости от VID1, процессор отвечает либо по VID[2,3], либо по VID[5:2,0], выставляя там один из вариантов по таблице Boot VID Encodings
- на линиях Vcore мать выдает запрошенное процессором напряжение (начальное напряжения старта процессора)
После получения PWROK:
- процессор записывает выставленное платой значение VID1 в свой регистр
- в зависимости от значения VID1 начинает запрашивать требуемые Vcore и Vddnb по SVI интерфейсу через VID[2,3], либо по PVI интерфейсу через VID[5:0].
- при этом в SVI режиме VID[2,3] работают с открытым стоком, а остальные виды выставлены в 0.

Я правильно понял, кто кому чего выставляет?

Чего я не понял.
1. О каком сигнале PWROK идет речь в BKDG? Это PG от блока питания? Т.е за те 0,2 сек, что БП разогревается, происходит все это безобразие с выставлением VID1, ответом "metal VID" и запитыванием процессора Boot Vcore?
2. Зачем между сокетом и vid-выводами шим-контроллера ставить сопротивления 14к-16к? Проверил все - везде есть. Нашел схему на АМ2+ - по схеме нет ничего, прямая связь. Я правильно понимаю, что если VID`ы сокета с шим-контроллером связаны напрямую, то там PVI (push-pull на всех), а если через сопротивления - то там SVI (open drive на VID[2:3])?

Нет.
Процессор с помощью PVIEN/VID1 сообщает ШИМу на матплате, какой режим нужно обеспечить - SVI или PVI (0 или 1). При этом SVD/SVC или VID0/VID1/VID2/VID3/VID4/VID5 обеспечивают статичную комбинацию "Boot VID"/"Metal VID"/"Pre-PWROK Metal VID" для формирования стартового(ых) напряжения(ий).
В режиме SVI после получения лог.1 на выводе PWROK (C9) процессор может штатно использовать интерфейс SVI (т.е. по SVC передаются сигналы синхронизации, а по SVD - данные). Сигнал PWROK для ШИМа также как и для процессора является входным, т.е. ШИМ также получает возможность штатно использовать интерфейс SVI.

Нет, это не сигнал PWRGD от БП.
PWROK вырабатывается в процессе power sequence после выхода на стабильный уровень напряжения VLDT (название согласно теминологии со стороны процессора). Конкретное устройство, которое вырабатывает этот сигнал, зависит от схемы матплаты. Этим может заниматься ЮМ, например.

Для возможности регулировки VID'ов в режиме PVI посторонним устройством - MIO, например.

"Все" - понятие растяжимое, уточняйте поименно.

Опять же - лучше уточнять.

Нет. Выбор PVI или SVI зависит от процессора.

Спасибо. Надо переварить.