Посмотрел описание к моему чипсету (MVP3) и выяснил,

Посмотрел описание к моему чипсету (MVP3) и выяснил, что он генерит 6 сигналов RAS (ну или S для SDRAM). Соответственно он может адресовать 3 банка памяти. Если память логически двухсторонняя, то она занимает 2 банка. (на сколько я понял. поправте, если ошибаюсь). Т.е. чипсет может увидеть 256 DS и 128 SS одновременно. Но это чипсет, а на материнке могли не развести 5 и 6 RAS/S. Т.е. если их до развести, то она увидит 256 DS и 128 SS одновременно?