Часть третья. Подробная. Для тех, кто неплохо разбирается и хочет понять все тонкости.

Эволюция Slot1-PPGA-FCPGA-FCPGA2.

Чтобы разобраться "в корне" взглянем на проблему "глобально" - рассмотрим путь развития P6-процессоров Slot1/PPGA/FCPGA/FCPGA2. Последним из линейки был FCPGA2 Pentium III-S Tualatin (L2=512kB, 1466MHz max)? поэтому всё будем сравнивать с ним, т.к. он, понятно, имеет наибольшее количество задействованных выводов (т.е. в нём просто меньше всего "Reserved"-ножек).
Чтоб не перегружать данный материал ненужной "статистикой" (многочисленными одинаковыми для всех процессоров сигналами), приведу лишь те ноги/сигналы, которые менялись на протяжении развития десктопной линейки P6-процессоров:

Много перебирая различные варианты изложения информации окончательно запутался, потому просто "механически", по порядку следования в таблице, остановлюсь на каждом.

Vtt - напряжение терминации (AB36, AD36, AG1, AH20, AK16, AL13, AL21, AN11, AN15, E23, G35, G37, S33, X34, AA33, AA35, AN21, S37, U35, U37).

Сразу бросается в глаза самая многочисленная группа - сигналы Vtt. Для слотовых процессоров их всего четыре, потому как далее она (терминация) разведена уже на самом картридже процессора. Остановимся более подробно на ходовых терминах - "терминация", "напряжение терминации".

Как известно, шина GTL+ (Gunning Transceiver Logic), впрочем, как и AGTL+/AGTL, в отличие от предыдущих процессоров, использующих для сигналов TTL-логику, построена в основном на структурах с открытым стоком (open drain), которые для уменьшения отражённых сигналов должны быть терминированы на обоих концах каждой сигнальной линии. "Терминированы" - значит подсоединены через резистор к некоему высокому уровню (+1.5V для AGTL+ и +1.25V для AGTL), который является максимальным значением логической "1".

Все сигнальные входы являются дифференциальными и используют опорное напряжение (V_REF), равное 2/3 от Vtt. При уровне меньшем, чем (V_REF-0.2V) сигнал воспринимается как "0", при уровне большем, чем (V_REF+0.2V) - как "1". Зависимость и "0" и "1" только от одного значения Vtt позволяет благополучно уживаться такой шине на разных ядрах, сделанных по разным технологиям и, главное, имеющим различное напряжение питания.

В случае однопроцессорной системы на одном конце сигнальной линии располагается чипсет, на другой - процессор. Соответственно, один терминирующий резистор должен быть расположен как можно ближе к чипсету, другой - к процессору.
В слотовых процессорах они (терминирующие резисторы) располагаются на картридже.
В случае Celeron-Mendocino - они должны быть либо вблизи PPGA-разъёма, либо на переходнике Slot1->Socket370.
Начиная с FCPGA-процессоров вся терминация была интегрирована уже внутрь самого процессора (on die) и потому требует лишь подачи напряжения Vtt на соответствующие контакты (см. табл.).

VttPWRGD - VttPowerGood (AK4).

Сигнал появился в туалатинах. Из-за схожести с "PowerGood" некоторыми принят за "напряжение терминации сигнала PowerGood", что, мягко говоря, далеко от истины. В реальности всё существенно сложней и проще одновременно.

Почему сложней? Сложно понять почему сигнал, везде помеченный как Input only при этом в даташитах на все туалатины имеет чёткое:
"The VTT_PWRGD signal informs the system that the VID/BSEL signals are in their correct logic state. During Power-up, the VID signals will be in a indeterminate state for a small period of time. The voltage regulator or the VRM should not sample and/or latch the VID signals until the VTT_PWRGD signal is asserted. The assertion of the VTT_PWRGD signal indicates the VID signals are stable and are driven to the final state by the processor. Refer to Figure 6 for power-up timing sequence for the VTT_PWRGD and the VID signals".

Т.е. Сигнал Vtt_PWRGD говорит системе о том, что сигналы VID/BSEL уже выставлены в своё номинальное состояние. Просто, в отличие от Slot1/PPGA/FCPGA-процессоров, у туалатинов эти ноги (BSEL0/1, VID0-4) не задаются "аналогово" (т.е. просто либо "коротятся" на землю внутри процессора для "0", либо оставляются "Not Connected" для "1"), а управляются самим процессором, который выставляет на них нужную "комбинацию". Сделано это было, видимо, с расчётом на возможность программного управления напряжением питания, а так же, что более вероятно:), для того, чтоб усложнить нам переделку старых плат под туалатин (сделав для себя выводы после аналогичного процесса PPGA->FCPGA).

Из описания можно сделать вывод, что Vtt_PWRGD очень даже "выходной", а не "входной". Ведь даже тот же VRM его должен, типа, "дождаться": "VRM should not... ...until the VTT_PWRGD...".

Но не станем поддаваться этому невнятному и даже противоречивому описанию - взглянем на описание VttPWRGD из даташита на VRM8.5. Там со всей строгостью сказано, что он (VttPWRGD) всё же "входной" (для процессора), так как "выходной" для него (VRM-a):
"VTT_PWRGD is an active HIGH signal used to indicate to the processor and to the clock generator that the processor VTT plane is above the minimum specified level of 1.14V."

Т.е. VTT_PWRGD информирует процессор (и генератор, кстати) о том, что напряжение Vtt достигло минимального уровня логической единицы. (И имено отсюда растут ноги названия - "Power Good for Vtt".)

Всё станет на свои места, если учесть, сигнал VttPWRGD (как и DYN_OE) есть часть цепи для генерации Vcc процессора, которая работает до запуска процессора и служит, собственно (извиняйте за тафталогию) для его запуска. Эта цепь DYN_OE->VttPWRGD срабатывает, как только Vtt достигнет своего минимального значения. Логическая "1" на DYN_OE разрешает выставлять на VID/BSEL нужную комбинацию, а на VttPWRGD она ("1") должна появиться с задержкой благодаря VRM-у (а не процессору!). Задержка (~1mS) вводится для того, чтоб избежать считывания комбинации VID/BSEL, пока они в "переходном" состоянии. И считывание VID/BSEL начинается только после того как VttPWRGD станет равным "1", т.е., по сути - с банальной задержкой 1mS, которую VRM генерирует "сам для себя" (а не для процессора). Для процессора же "важно" лишь наличие "1" (на VttPWRGD), как потверждение о стабильности Vtt (а не упомянутых в описании VID/BSEL).

Для уточнения, как генерируется VttPWRGD, можно взглянуть на схему:

Видно, что "1" на нём появится лишь после стабилизации основных напряжений.

Для зрительного представления, когда появляется сигнал VttPWRGD:

Неподписанный график (вот же враги - везде путают;) - явно уровни VID/BSEL.

Короче, главный вывод - VttPWRGD не имеет никакого отношения к PWRGOOD, поэтому соединять их (AK4 и AK26) не надо. Мало того - нельзя, ибо это опасно, т.к. уровни у них отличаются в два раза! VttPWRGD должен быть 1.25V, а PWRGOOD в старых платах подключён к 2.5V, именно поэтому VttPWRGD нужно соединять с Vtt. Точнее - можно "соединять" только в случае, когда в это же переделанное гнездо не будет втыкаться "нетуалатиновский" процессор, если же предполагается "универсальнный" разъём - нужно соединять через 0.1-1kOm резистор, т.к. в старых процессорах этот вывод сидит на земле и может выгореть в случае "прямого" приложения к нему Vtt.

DYN_OE - Dynamic Output Enable (AN3).

Сигнал появился в туалатинах. Как упомяналось чуть выше - разрешает установку уровней VID/BSEL. Никакой больше особой "нагрузки" не несёт и побольшому счёту, DYN_OE представляется собой лишь одну из нескольких банальных "защит от переделки" (или говоря официальным языком - "предотвращение установки туалатина в неподдерживающую его платформу";)

Активный уровень - логическая "1", которая появляется на нём при достижежении Vtt уроня V_REF сразу же после включения ещё до подачи Vcc. Этот сигнал, как и VttPWRGD - часть VRM8.5, перенесённого в процессор (поэтому и работает до и для его запуска).

При переделке изолируется. Есть некоторый недостаток при "просто изоляции" (без завода Vtt - как для VttPRWGD). Изначально сигнал на земле, поэтому, конечно, мы его и изолируем, но какой уровень напряжения при этом появится на ставшем "NotConnected" контакте - зависит от конкретной матери и конкретного экземпляра процессора. Обычно там появляется "1" (через внутренние цепи), однако я не раз встречался, когда, видимо, "1" имела недостаточный уровень, в результате чего VID + BSEL оставались в положении 1/1/1/1/1 + 1/1. VID4 при переделке под туалатин замыкается на землю ("0"), что даёт нам "по-дефаулту" - 0/1/1/1/1=1.3V и 1/1=133MHzFSB. Редко какой туалатин стартанёт на повышенной частоте при заниженном напряжении, так что будьте внимательны и обязательно проверяйте - какое напряжение "выставляет" процессор!

Решением такой проблемы может быть закорачивание "нужных" VID/BSEL на землю аналогично VID4. Однако тут может возникнуть уже другая проблема - как говориться - "заболел от того, чем лечился". Замкнув "принудительно" на землю, например, 0/0/1/1/1=1.7V (например, для разгона) и потом установив в эту же плату другой процессор (даже точно такого же номинала, но просто - другой) - можно получить не 1.7V, а 1.9V = 0/0/0/1/1. Просто другому экземпляру "хватит" той "полуединицы" на DYN_OE и он честно выставит "дополнительный" нолик на VID2. В дополнение скажу, что, всё ж, такое ("плавающие" уровни VID/BSEL из-за DYN_OE) случается не слишком часто, но - случаются. Так что не ленитесь пользоваться напряжометром прежде, чем засыпать формы сообщениями об очередном "глючном" переходнике/плате и т.п.

Как вывод из этого пункта - для переделки под туалатин AN3 подлежит изоляции с проверкой уровня Vcc. "Истинные эстеты" должны будут поднапрячься и повторить подвиг, аналогичный ножке VttPWRGD - изоляция от земли при подачи на неё Vtt.

Key - AM2.

Сигнал перестал быть "землёй" в коппермайнах. Вместе с VttPWRGD/DYN_OE для туалатинов и AH4 для коппермайнов, представляет лишь одну из "защит от переделки". В мендочинах он (AM2) зазёмлён, а в коппермайнах туда банально завели RESET#, который при этом никак не используется (т.е. матплате он не нужен). Никак, кроме как "ключа" - откуда и название.

Для переделки под коппермайн - банально изолируется. В случае переделки PPGA под туалатин, естественно - тоже (изолируется).

Кстати, в CPU P3-S/Tualatin(L2-512kB) он (AM2) - уже NotConnected, а на платах "специально_для_него" (серверные дуал-системы) AM2 - на "земле", чтоб нельзя было поставить "обычный", "несерверный" P3-Tualatin. Просто пестня;)

BCLK#/CLK_REF - Bus Clock / Clock Referency Voltage (Y33).

В CPU Pentium III Coppermine было одно интересное нововведение, касающееся тактирования процессора - он мог тактироваться не только от одного "униполярного" синхроимпульса BCLK, а также от его "раздвоенного" аналога -

пары BCLK/BCLK#:

Это было сделано ("Differential Clock" вместо "Single-Ended") для улучшения стабильности (исключения перекрёстных помех - они взаимокомпенсируются при при вычитании BCLK - BCLK#). Ту, кстати, не совсем понятна "доброта" Интела, которая выражается в том, что процессор сам определяет способ тактирования, т.е. может использовать оба вида (и "Differential Clock" и "Single-Ended") синхронизации (т.е. почему делали столько хитрых "защит", а это не тронули). При чём эта возможность (автоопределения типа синхронизации) осталась даже в туалатинах, что уж совсем странно.

С появлением процессоров на ядре Tualatin данный сигнал многие почему-то истолковали как "принципиальное отличие" туалатинов - использование "двойной" синхронизации, забыв даже про то, что он уже был в P3-Coppermine. Для подверженных этому тлетворному влиянию (к сожалению - iXBT тут был одним из главных "запудривателей":) привожу выдержку из даташита:

Т.е. процессор выбирает тип синхронизации исходя из сигнала на Y33. Если там постоянное напряжение (должно быть 1.25V), то используется "обычная" "Single-Ended"-синхронизация - по переднему фронту. Иначе - "Differential Clock", т.е. используется пара BCLK/BCLK#. Естественно, на старых чипсетах есть только BCLK, поэтому Tualatin (P3-Coppermine) просто благополучно переключится в "Single-Ended"-режим и будет соверженно спокойно и корректно работать.

В случае переделки под туалатин "изначально коппермайновской" платы (переходника) ничего с контактом Y33 делать не надо - там уже должно быть 1.25V. В случае же переделки PPGA->FCPGA2 (и даже PPGA->FCPGA) могут возникнуть следующие тонкости. В PPGA - Y33 на "земле", а "должно быть" - +1.25V. Т.е. как бы в очередной раз придётся повторять сложную операцию, аналогичную VttPWRGD - изолировать от разъёма, подав при этом напряжение. Однако практика показала, что в большинстве случаев земля на Y33 вместо положенных +1.25 не мешает совершенно благополучно работать процессору (и P3-Coppermine и P3/Celeron-Tualatin). Почему? - сложно сказать, видимо - "кашу маслом":) испортить сложно (высокий уровень BCLK по отношению к CLK_REF). Однако, всё же - можно. И замечено такое, почему-то лишь в основном на матерях (Slot1) от Gigabyte и Abit, при чём лишь в ATX-исполнении.

Итак, короткий вывод из этого пункта: Y33 оставляем в покое до окончательной проверки (делаем остальные переделки). И лишь, если все остальные переделки ТОЧНО корректно сделаны (а так же в случае гигабайтно-абитного происхождения мамы) - придётся помучаться с Y33. Рекомендации Интел по поводу делителя на Y33 следующие:

Т.е. проще всего взять два 150-омных резисторчика да завести их на 2.5V ("истинные этеты" могут поставить ещё и указанный на схеме конденсатор;). Однако, даже несмотря на грозное предупреждение "о недопустимости использования Vtt в качестве CLK_REF", с учётом благополучной работы во многих случаях и при заземлённом Y33 - запросто можно попробовать даже и такой вариант (замкнуть Y33 на Vtt). Но, всё же, конечно, настоятельно порекомендую хотя б через какой-нибудь резистор (0.1-1kOm).

"Истинным эстетам", повторюсь, рекомендую не экспериментировать, а сразу же заводить 1.25V на Y33 (и для переделки под туалатин и для установки P3-Coppermine на переделанные PPGA).

RttCTRL (S35).
(появился, начиная с FCPGA).

Rtt Control - задаёт величину сопротивления внутренних терминирующих резисторов. Регулируется шунтированием ноги S35 на землю через резистор. Чем меньше сопротивление "шунта" - тем меньшее сопротивление будут иметь внутренние терминирующие резисторы. Для платформ с поддержкой Mendocino рекомендуемое Intel значение - 110 Om, без поддержки (т.е. не надо "подстраиваться" под не имеющие внутренней терминации процессоры) - 56 Om, как раз именно столько, сколько положено для стандартной "набортной" терминации.

Из этого можно сделать вывод, что процессор "считывает" величину сопротивления на ноге S35 и выставляет такое же "у себя внутри". К чему эти рассуждения? Да просто из них следует, что если S35 будет "NotConnected" (как это имеет место в PPGA), то внутренняя терминация будет отключена вообще и процессор будет "пользоваться" лишь внешней - расположенной на материнской плате/переходнике. Что нам, собственно и нужно - на PPGA всегда есть "внешняя" терминация, поэтому FCPGA/FCPGA2-процессор из-за отсутствия сопротивления на S35 выключит свою внутреннюю терминацию и будет совершенно благополучно работать. Хотя, никто не запрещает истинным "эстетам";) повесить на S35 R~100-200 Ом (или 110, как рекомендует Intel).

В случае FCPGA, S35 соответственно "рекомендациям" уже висит через 110 Om. В случае установки туалатина тут, понятно, уже ничего трогать не нужно (и, как говорилось выше - не важно).

SlewCTRL (E27).

(появился в FCPGA2).

Slew Control - регулирует крутизну сигналов AGTL+/AGTL-шины. Как и RttCTRL это "чисто" входной для процессора сигнал и так же задаётся величиной резистора на землю (по "дефаулту" - те же 110 Om).

И для "туалатиновской" и для "коппермайновской" платформы Intel рекомендует одинаковое значение - 110 Om на землю. Соответственно, для FCPGA-плат на счёт этого сигнала можно не волноваться. В PPGA же этот сигнал - "NotConnected". Однако уже внутри процессора у него есть сопротивление порядка ~300 Om (и, кстати, оно такое же, как и для RttCTRL). Поэтому, видимо, в случае PPGA этого вполне хватает - в любом случае никаких изменений (хоть как-то отражающихся на работе процессора в различных режимах) при варьровании этого параметра в ходе наших экспериментов замечено не было. Да и многочисленный опыт переделавших это подтверждает - SlewCTRL при переделке "можно не учитывать". Хотя, опять же, "истинные эстеты" всегда могут коротнуть его на землю через 110 Om.

(п.с. кто владеет более подробной информацией по этому сигналу - буду признателен)

NchCTRL (N37).
(появился в FCPGA2).

N-channel Control. Из даташита:
The NCHCTRL input signal provides AGTL pull-down strength control. The Intel® Pentium® III processor with 512KB L2 Cache samples this input to determine the N-channel device strength for pull-down when it is the driving agent. This signal must be connected to a 14ohm resistor to VTT. Refer to the platform design guide for implementation detail and resistor tolerance.

Один из хитрых и пока не до конца понятных мне синалов. Исходя из названия можно предположить, что он предназначен для управлением токовой нагрузкой приёмников сигнала и его можно (нужно) рассматривать в паре с Slew Control. По этому поводу приведу некоторые соображения от N-yagi PC ManiaX (которые я тоже разделяю). Он предполагает следующую условную "схему включения" сигналов RttCTRL/SlewCTRL/NchCTRL:

Кстати, следует учитывать "тонкость" подстроек с помощью SlewCTRL/NchCTRL - она никак не проявится в "обычной" системе, что было не раз испробовано (подача на них ни земли ни Vtt/Vcc не давала никаких явных изменений). Поэтому можно предположить влияние этих настроек лишь в разогнанных компьютерах (или DUAL-системах), при чём, если вышеприведенная схема верна, то для лучшей стабильности SlewCTRL стоит оставить NotConnected, а NchCTRL закоротить "напрямую" (без резистора) с Vtt. Мой личный опыт и отзывы некоторых других опытных "экспериментаторов" подтверждают это (SlewCTRL - NC, NchCTRL - to Vtt) практически.

И ещё можно добавить, что ножка N37 в самом процессоре изначально "звонится" на Vtt через ~450 Om (только - в туалатинах, в коппермайнах/мендочинах - нет). Потому, видимо, даже если не прилагать никаких дополнительных действий (т.к. в PPGA/FCPGA она "NotConnected") этого (450 Om to Vtt) вполне хватает.

(п.с. кто владеет более подробной информацией по этому сигналу - буду признателен).

VID4 (VID 25mV в FCPGA2)

Изначально (Slot1) была принята "пятивидовая" система задания напряжения процессора. Просто первые Pentium II имели питание 2.8V, хотя предполагался скорый переход на питание 2V и ниже (т.е. диапазон 1.3-3.5V был "слишком" широкий для использования лишь четырёх VID). Начиная с Pentium II Deshutes (Celeron Covigton) процессоры стали иметь Vcc 2V и ниже, для задания которых "хватало" лишь четыре VID (старший VID4 должен был быть всегда "0" - земля). В результате этого VID4 в даташитах не упомянался и проходил с обозначением Vss - "пожизненная" земля.

Однако реально на большинстве плат VID4 в сокете не заземлялся а шёл прямёхенько на ШИМ-контроллер, т.е. благополучно использовался, что позволяло выставлять напряжение 2.1V и выше. (Поэтому я везде его "позиционирую" именно как VID4, задающий диапазон напряжений: "0" - 1.3-2.05V, "1" - 2.1-3.5V).

С появлением VRM8.5 (FCPGA2) ему дали функцию 0.25V-добавляющего вывода - в случае "1" на VID4 к "стандартному" VRM8.4-напряжению добавляется 25mV (откуда и название). Поэтому в случае переделки под туалатин с Vcc=1.475V нужно быть осторожным - 1.475V/VRM8.5=2.3V/VRM8.4 (cv/ таблицу во второй части статьи)! Поэтому VID4 нужно обязательно заземлить (хотя, не переживайте - кратковременная подача 2.3V не убьёт процессор, многократно проверено;).

Detect (AF36).
(появился в FCPGA2).

Если верить даташитам - "чисто" выходной сигнал. Что, в принципе и достаточно логично - он используется "туалатиновскими" чипсетами (i815EPB/VIA694T) для определения того, какой уровень выставлять для Vtt - 1.25V либо 1.5V. В "дотуалатиноских" процессорах эта ножка сидит на земле, а в туалатинах - Not Connected, что просто отлавливается с помощью ключа в VRM8.5.

А теперь о том, почему я написал "если верить даташитам". Дело в том, что было обнаружено загадочное влияние AF36 на переделанные под туалатин переходники, хотя это никак не вяжется со "смыслом" и "чисто выходной" функцией ноги. По идее, она (AF36) нужна ЛИШЬ чипсету (точнее БП - для идентификации 1.25V/1.5V Vtt). Однако в некоторых редких случаях переделки PPGA->FCPGA2 без её удаления процессор стартовать отказывался (правда, при понижении Vcc до 1.3-1.4V почему-то запускался). Во всех известных мне случаях это были переходники PPGA->FCPGA2 и материнские платы от Asus (типа P2-99). Поэтому в случае такой комбинации (а также - "для эстетов":) могу порекомендовать удалить эту ногу - хуже точно не станет:) (хоть и не стоит зря "дополнительно" мучаться, если процессор запустился).

CPUPRES# (C37) - CPU Present - сигнал "наличия" процессора. Используется матплатой (вместе с сигналами от "VID-ов") для определения, вставлен ли процессор (или это специальная "заглушка-терминатор" для "дуальных" систем FCPGA/FCPGA2 при одном процессоре). В "обычных" (т.е. "не-dual"), как правило, не используется совсем.

Vcore_DET (E21).

Определение напряжения ядра.

Дополнительный, "чисто" выходной сигнал. Используется некоторыми чипсетами (например, i815_A0-step - GMCH/SM_MAA9) для дополнительной настройки в зависимости от процессора Coppermine/"не_Coppermine". В случае Mendocino, на нём (E21) получается "1", Coppemine - "0". В туалатинах - уже не используется. Какого бы то не было "влияния" замечено не было, хотя, опять же, "истинные эстеты" в случае туалатина на i815A0 могут его дополнительно заземлить.

EDGCTRL (AG1) - "чисто" PPGA-шный "входной" сигнал, исходя из описания используется для задания уровня выходных буфферов (The EDGCTRL input adjusts the edge rate of AGTL+ output buffers and should be pulled up to VCCCORE with a 51±5% resistor. NOTE: This signal is NOT used on the FC-PGA package.)
Есть некоторые подозрения ("чисто" ИМХО), что в FCPGA/FCPGA2 он "разделился" на SlewCTRL/NchCTRL.
(п.с. кто владеет более подробной информацией по этому сигналу - буду признателен)

BSEL1 (AJ31).

Bus Select - выбор частоты системной шины.

В процессорах с FSB 66MHz не использовался (сидит на земле), для задачи 100/133MHz на нём должна быть "1".

FSB MHz - BSEL1/BSEL0: 66 - 0/0, 100 - 1/0, 133 - 1/1.

ThermDN/ThermDP (AL31/AH28).

Катод и анод встроенного термодиода. Его не было лишь в самых "пионерских" Pentium II (Klamath - 233-333MHz). Позволяет контролировать температуру ядра процессора. Однако "абсолютная" точность его невысока (~ 7 градусов, поэтому бесконечные многофорумные рассуждения "...у меня показал столько-то градусов, а у вас?" - просто наивное словоблудие) и учитывать можно лишь действительно точные "относительные" изменения.

Vref1, Vref2, Vref3, Vref4, Vref5, Vref6, Vref7 (VCMOS_REF).

Опорное напряжение для определения "0"/"1" на шине AGTL. Равняется 2/3 от Vtt.

В FCPGA2 Vref7 "стал" VCMOS_REF и служит опорным сигналом для определения "0"/"1" сигналов CMOS-уровня (non-AGTL). Просто в "дотуалатиновских" процессорах и V_CMOS и Vtt были одинаковыми (1.5V), а в туалатинах они (V_CMOS и Vtt) уже, естественно, отличаются (1.25V и 1.5V).

BR0/BR1.

BREQ0/BREQ1 - Bus Request.

A32, A33, A34, A35.

Четыре старшие адресные линии - для ECC-коррекции. Отсутствуют у всех Celeron-ов, кроме Tuaation-ов.

AP1, AP2.

Address Parity - "паритеные сигналы" - , Request Parity, Responce Parity.

Отсутствуют у всех Celeron-ов, кроме Tualation-ов.

RP, RSP.

Vcc_L2 - напряжение L2-кэша. Причина отсутствия в S370 - L2-cache теперь встроен в процессор.

Vcc_5 - напряжение +5V. Причина отсутствия в S370 - оно нужно было лишь для формирования сигналов на картридже Slot1-процессора.

EMI - та же земля, лишь с претензиями на уменьшение электромагнитного излучения (потому и располагается равномерно по всей длине Slot1).

DEP1, DEP2, DEP3, DEP4, DEP5, DEP6, DEP7.

DEP - Data ECC Protection.

ECC-сигналы, используются при установленной ECC-памяти, отсутствуют у всех Celeron-ов, кроме Tuaation-ов.

BINIT.

FRCERR (B76) - FRC Error - экзотический, исключительно Slot1-"дуальный", PentiumII-сигнал (в PentiumIII-Slot1 и Celeron-Slot1 - отсутствует). Применялся в системах крайне критичных к целостности данных, где два процессора используются как один, точнее - пара: один master, другой - slave и второй лишь контролирует "правильность" всех операций. В общем, что-то типа RAID-а в случае использования его как "зеркала" - для большей надёжности сохранения информации или работы с данными для процессора.

Request Parity,

Разберём всё в порядке "эволюции".

Slot1->Socket370.

Сделав "финт ушами" Socket7/8->Slot1/2->Socket370 компания Intel вернулась к тому, что, в своё время (при переходе на "революционно новый подход - Slot1) шибко поносила как "тормоз" прогресса - "сокетный" тип разъёма для процессора. По сравнению со Slot1 у сокетных процессоров ножек заметно прибавилось (у Slot1 - их 242). Хотя сигналов от этого сильно особенно больше не стало - в основном "размножились" многочисленные "земли", "плюсы" да задуманные на будущее "Reserved". Рассмотрим отличия Slot1/Socket370-сигналов.

Пропали в Socket370 (по сравнению со Slot1):

Появились в Socket370:

Шина Vtt.
Из-за переноса всей терминации внутрь процессора (FCPGA/FCPGA2) "потребовалось" большое количество "новых" ног (Vtt). По сути - появилась новая шина (топологическая) Vtt, кроме уже существующих Vcc и Vss. Однако большая часть ног Vtt (все, кроме X34 и G37) в FCPGA/FCPGA2 изначально закорчены в самом процессоре, поэтому рекомендованная Интелом обязательная разводка на все ноги Vtt (что и есть - "шина") - "типа" для более стабильной работы. В PPGA лишь на один контакт приходит Vtt=1.5V - AD36 (V_1.5) - и потом "расползается" по всем Vtt-ногам в самом процессоре (идёт разговор о переделанном PPGA->FCPGA/FCPGA2). Несмотря на явное противоречие с рекомендациями Интел (который рекомендует строго соблюдать условие подвода Vtt к каждой ножке на плате да ещё и дорожками "потолще"), это не уменьшает стабильность для такой переделки - ток Vtt слишком мал (не больше ~2A), потому такое влияние минимально.

Ну, и как всегда, "истинным эстетам", не переживающим за испорченный внешний вид переходника, ничто не помешает вручную накидать перемычек между Vtt-ногами (начиная от AD36) в случае переделанного PPGA-переходника (на все, думаю, точно лишнее - пару-тройку вполне хватит).

Для возможности использовать на одной плате процессоры и без (PPGA) и со встроенной терминацией (FCPGA/FCPGA2), а также для возможности постройки многопроцессорных систем, где величина сопротивления терминирующих резисторов должна быть другой, в процессор были добавлен сигнал:

Часть 1. Часть 2. Часть 4.